arm:lpc32xx:spi/pl022 Add spi->mode support AMBA SPI driver
[linux-2.6.34-lpc32xx.git] / drivers / spi / amba-pl022.c
1 /*
2  * drivers/spi/amba-pl022.c
3  *
4  * A driver for the ARM PL022 PrimeCell SSP/SPI bus master.
5  *
6  * Copyright (C) 2008-2009 ST-Ericsson AB
7  * Copyright (C) 2006 STMicroelectronics Pvt. Ltd.
8  *
9  * Author: Linus Walleij <linus.walleij@stericsson.com>
10  *
11  * Initial version inspired by:
12  *      linux-2.6.17-rc3-mm1/drivers/spi/pxa2xx_spi.c
13  * Initial adoption to PL022 by:
14  *      Sachin Verma <sachin.verma@st.com>
15  *
16  * This program is free software; you can redistribute it and/or modify
17  * it under the terms of the GNU General Public License as published by
18  * the Free Software Foundation; either version 2 of the License, or
19  * (at your option) any later version.
20  *
21  * This program is distributed in the hope that it will be useful,
22  * but WITHOUT ANY WARRANTY; without even the implied warranty of
23  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
24  * GNU General Public License for more details.
25  */
26
27 /*
28  * TODO:
29  * - add timeout on polled transfers
30  * - add generic DMA framework support
31  */
32
33 #include <linux/init.h>
34 #include <linux/module.h>
35 #include <linux/device.h>
36 #include <linux/ioport.h>
37 #include <linux/errno.h>
38 #include <linux/interrupt.h>
39 #include <linux/spi/spi.h>
40 #include <linux/workqueue.h>
41 #include <linux/delay.h>
42 #include <linux/clk.h>
43 #include <linux/err.h>
44 #include <linux/amba/bus.h>
45 #include <linux/amba/pl022.h>
46 #include <linux/io.h>
47 #include <linux/slab.h>
48
49 /*
50  * This macro is used to define some register default values.
51  * reg is masked with mask, the OR:ed with an (again masked)
52  * val shifted sb steps to the left.
53  */
54 #define SSP_WRITE_BITS(reg, val, mask, sb) \
55  ((reg) = (((reg) & ~(mask)) | (((val)<<(sb)) & (mask))))
56
57 /*
58  * This macro is also used to define some default values.
59  * It will just shift val by sb steps to the left and mask
60  * the result with mask.
61  */
62 #define GEN_MASK_BITS(val, mask, sb) \
63  (((val)<<(sb)) & (mask))
64
65 #define DRIVE_TX                0
66 #define DO_NOT_DRIVE_TX         1
67
68 #define DO_NOT_QUEUE_DMA        0
69 #define QUEUE_DMA               1
70
71 #define RX_TRANSFER             1
72 #define TX_TRANSFER             2
73
74 /*
75  * Macros to access SSP Registers with their offsets
76  */
77 #define SSP_CR0(r)      (r + 0x000)
78 #define SSP_CR1(r)      (r + 0x004)
79 #define SSP_DR(r)       (r + 0x008)
80 #define SSP_SR(r)       (r + 0x00C)
81 #define SSP_CPSR(r)     (r + 0x010)
82 #define SSP_IMSC(r)     (r + 0x014)
83 #define SSP_RIS(r)      (r + 0x018)
84 #define SSP_MIS(r)      (r + 0x01C)
85 #define SSP_ICR(r)      (r + 0x020)
86 #define SSP_DMACR(r)    (r + 0x024)
87 #define SSP_ITCR(r)     (r + 0x080)
88 #define SSP_ITIP(r)     (r + 0x084)
89 #define SSP_ITOP(r)     (r + 0x088)
90 #define SSP_TDR(r)      (r + 0x08C)
91
92 #define SSP_PID0(r)     (r + 0xFE0)
93 #define SSP_PID1(r)     (r + 0xFE4)
94 #define SSP_PID2(r)     (r + 0xFE8)
95 #define SSP_PID3(r)     (r + 0xFEC)
96
97 #define SSP_CID0(r)     (r + 0xFF0)
98 #define SSP_CID1(r)     (r + 0xFF4)
99 #define SSP_CID2(r)     (r + 0xFF8)
100 #define SSP_CID3(r)     (r + 0xFFC)
101
102 /*
103  * SSP Control Register 0  - SSP_CR0
104  */
105 #define SSP_CR0_MASK_DSS        (0x1FUL << 0)
106 #define SSP_CR0_MASK_HALFDUP    (0x1UL << 5)
107 #define SSP_CR0_MASK_SPO        (0x1UL << 6)
108 #define SSP_CR0_MASK_SPH        (0x1UL << 7)
109 #define SSP_CR0_MASK_SCR        (0xFFUL << 8)
110 #define SSP_CR0_MASK_CSS        (0x1FUL << 16)
111 #define SSP_CR0_MASK_FRF        (0x3UL << 21)
112
113 /*
114  * SSP Control Register 0  - SSP_CR1
115  */
116 #define SSP_CR1_MASK_LBM        (0x1UL << 0)
117 #define SSP_CR1_MASK_SSE        (0x1UL << 1)
118 #define SSP_CR1_MASK_MS         (0x1UL << 2)
119 #define SSP_CR1_MASK_SOD        (0x1UL << 3)
120 #define SSP_CR1_MASK_RENDN      (0x1UL << 4)
121 #define SSP_CR1_MASK_TENDN      (0x1UL << 5)
122 #define SSP_CR1_MASK_MWAIT      (0x1UL << 6)
123 #define SSP_CR1_MASK_RXIFLSEL   (0x7UL << 7)
124 #define SSP_CR1_MASK_TXIFLSEL   (0x7UL << 10)
125
126 /*
127  * SSP Data Register - SSP_DR
128  */
129 #define SSP_DR_MASK_DATA        0xFFFFFFFF
130
131 /*
132  * SSP Status Register - SSP_SR
133  */
134 #define SSP_SR_MASK_TFE         (0x1UL << 0) /* Transmit FIFO empty */
135 #define SSP_SR_MASK_TNF         (0x1UL << 1) /* Transmit FIFO not full */
136 #define SSP_SR_MASK_RNE         (0x1UL << 2) /* Receive FIFO not empty */
137 #define SSP_SR_MASK_RFF         (0x1UL << 3) /* Receive FIFO full */
138 #define SSP_SR_MASK_BSY         (0x1UL << 4) /* Busy Flag */
139
140 /*
141  * SSP Clock Prescale Register  - SSP_CPSR
142  */
143 #define SSP_CPSR_MASK_CPSDVSR   (0xFFUL << 0)
144
145 /*
146  * SSP Interrupt Mask Set/Clear Register - SSP_IMSC
147  */
148 #define SSP_IMSC_MASK_RORIM (0x1UL << 0) /* Receive Overrun Interrupt mask */
149 #define SSP_IMSC_MASK_RTIM  (0x1UL << 1) /* Receive timeout Interrupt mask */
150 #define SSP_IMSC_MASK_RXIM  (0x1UL << 2) /* Receive FIFO Interrupt mask */
151 #define SSP_IMSC_MASK_TXIM  (0x1UL << 3) /* Transmit FIFO Interrupt mask */
152
153 /*
154  * SSP Raw Interrupt Status Register - SSP_RIS
155  */
156 /* Receive Overrun Raw Interrupt status */
157 #define SSP_RIS_MASK_RORRIS             (0x1UL << 0)
158 /* Receive Timeout Raw Interrupt status */
159 #define SSP_RIS_MASK_RTRIS              (0x1UL << 1)
160 /* Receive FIFO Raw Interrupt status */
161 #define SSP_RIS_MASK_RXRIS              (0x1UL << 2)
162 /* Transmit FIFO Raw Interrupt status */
163 #define SSP_RIS_MASK_TXRIS              (0x1UL << 3)
164
165 /*
166  * SSP Masked Interrupt Status Register - SSP_MIS
167  */
168 /* Receive Overrun Masked Interrupt status */
169 #define SSP_MIS_MASK_RORMIS             (0x1UL << 0)
170 /* Receive Timeout Masked Interrupt status */
171 #define SSP_MIS_MASK_RTMIS              (0x1UL << 1)
172 /* Receive FIFO Masked Interrupt status */
173 #define SSP_MIS_MASK_RXMIS              (0x1UL << 2)
174 /* Transmit FIFO Masked Interrupt status */
175 #define SSP_MIS_MASK_TXMIS              (0x1UL << 3)
176
177 /*
178  * SSP Interrupt Clear Register - SSP_ICR
179  */
180 /* Receive Overrun Raw Clear Interrupt bit */
181 #define SSP_ICR_MASK_RORIC              (0x1UL << 0)
182 /* Receive Timeout Clear Interrupt bit */
183 #define SSP_ICR_MASK_RTIC               (0x1UL << 1)
184
185 /*
186  * SSP DMA Control Register - SSP_DMACR
187  */
188 /* Receive DMA Enable bit */
189 #define SSP_DMACR_MASK_RXDMAE           (0x1UL << 0)
190 /* Transmit DMA Enable bit */
191 #define SSP_DMACR_MASK_TXDMAE           (0x1UL << 1)
192
193 /*
194  * SSP Integration Test control Register - SSP_ITCR
195  */
196 #define SSP_ITCR_MASK_ITEN              (0x1UL << 0)
197 #define SSP_ITCR_MASK_TESTFIFO          (0x1UL << 1)
198
199 /*
200  * SSP Integration Test Input Register - SSP_ITIP
201  */
202 #define ITIP_MASK_SSPRXD                 (0x1UL << 0)
203 #define ITIP_MASK_SSPFSSIN               (0x1UL << 1)
204 #define ITIP_MASK_SSPCLKIN               (0x1UL << 2)
205 #define ITIP_MASK_RXDMAC                 (0x1UL << 3)
206 #define ITIP_MASK_TXDMAC                 (0x1UL << 4)
207 #define ITIP_MASK_SSPTXDIN               (0x1UL << 5)
208
209 /*
210  * SSP Integration Test output Register - SSP_ITOP
211  */
212 #define ITOP_MASK_SSPTXD                 (0x1UL << 0)
213 #define ITOP_MASK_SSPFSSOUT              (0x1UL << 1)
214 #define ITOP_MASK_SSPCLKOUT              (0x1UL << 2)
215 #define ITOP_MASK_SSPOEn                 (0x1UL << 3)
216 #define ITOP_MASK_SSPCTLOEn              (0x1UL << 4)
217 #define ITOP_MASK_RORINTR                (0x1UL << 5)
218 #define ITOP_MASK_RTINTR                 (0x1UL << 6)
219 #define ITOP_MASK_RXINTR                 (0x1UL << 7)
220 #define ITOP_MASK_TXINTR                 (0x1UL << 8)
221 #define ITOP_MASK_INTR                   (0x1UL << 9)
222 #define ITOP_MASK_RXDMABREQ              (0x1UL << 10)
223 #define ITOP_MASK_RXDMASREQ              (0x1UL << 11)
224 #define ITOP_MASK_TXDMABREQ              (0x1UL << 12)
225 #define ITOP_MASK_TXDMASREQ              (0x1UL << 13)
226
227 /*
228  * SSP Test Data Register - SSP_TDR
229  */
230 #define TDR_MASK_TESTDATA               (0xFFFFFFFF)
231
232 /*
233  * Message State
234  * we use the spi_message.state (void *) pointer to
235  * hold a single state value, that's why all this
236  * (void *) casting is done here.
237  */
238 #define STATE_START                     ((void *) 0)
239 #define STATE_RUNNING                   ((void *) 1)
240 #define STATE_DONE                      ((void *) 2)
241 #define STATE_ERROR                     ((void *) -1)
242
243 /*
244  * Queue State
245  */
246 #define QUEUE_RUNNING                   (0)
247 #define QUEUE_STOPPED                   (1)
248 /*
249  * SSP State - Whether Enabled or Disabled
250  */
251 #define SSP_DISABLED                    (0)
252 #define SSP_ENABLED                     (1)
253
254 /*
255  * SSP DMA State - Whether DMA Enabled or Disabled
256  */
257 #define SSP_DMA_DISABLED                (0)
258 #define SSP_DMA_ENABLED                 (1)
259
260 /*
261  * SSP Clock Defaults
262  */
263 #define NMDK_SSP_DEFAULT_CLKRATE 0x2
264 #define NMDK_SSP_DEFAULT_PRESCALE 0x40
265
266 /*
267  * SSP Clock Parameter ranges
268  */
269 #define CPSDVR_MIN 0x02
270 #define CPSDVR_MAX 0xFE
271 #define SCR_MIN 0x00
272 #define SCR_MAX 0xFF
273
274 /*
275  * SSP Interrupt related Macros
276  */
277 #define DEFAULT_SSP_REG_IMSC  0x0UL
278 #define DISABLE_ALL_INTERRUPTS DEFAULT_SSP_REG_IMSC
279 #define ENABLE_ALL_INTERRUPTS (~DEFAULT_SSP_REG_IMSC)
280
281 #define CLEAR_ALL_INTERRUPTS  0x3
282
283
284 /*
285  * The type of reading going on on this chip
286  */
287 enum ssp_reading {
288         READING_NULL,
289         READING_U8,
290         READING_U16,
291         READING_U32
292 };
293
294 /**
295  * The type of writing going on on this chip
296  */
297 enum ssp_writing {
298         WRITING_NULL,
299         WRITING_U8,
300         WRITING_U16,
301         WRITING_U32
302 };
303
304 /**
305  * struct vendor_data - vendor-specific config parameters
306  * for PL022 derivates
307  * @fifodepth: depth of FIFOs (both)
308  * @max_bpw: maximum number of bits per word
309  * @unidir: supports unidirection transfers
310  */
311 struct vendor_data {
312         int fifodepth;
313         int max_bpw;
314         bool unidir;
315 };
316
317 /**
318  * struct pl022 - This is the private SSP driver data structure
319  * @adev: AMBA device model hookup
320  * @phybase: The physical memory where the SSP device resides
321  * @virtbase: The virtual memory where the SSP is mapped
322  * @master: SPI framework hookup
323  * @master_info: controller-specific data from machine setup
324  * @regs: SSP controller register's virtual address
325  * @pump_messages: Work struct for scheduling work to the workqueue
326  * @lock: spinlock to syncronise access to driver data
327  * @workqueue: a workqueue on which any spi_message request is queued
328  * @busy: workqueue is busy
329  * @run: workqueue is running
330  * @pump_transfers: Tasklet used in Interrupt Transfer mode
331  * @cur_msg: Pointer to current spi_message being processed
332  * @cur_transfer: Pointer to current spi_transfer
333  * @cur_chip: pointer to current clients chip(assigned from controller_state)
334  * @tx: current position in TX buffer to be read
335  * @tx_end: end position in TX buffer to be read
336  * @rx: current position in RX buffer to be written
337  * @rx_end: end position in RX buffer to be written
338  * @readingtype: the type of read currently going on
339  * @writingtype: the type or write currently going on
340  */
341 struct pl022 {
342         struct amba_device              *adev;
343         struct vendor_data              *vendor;
344         resource_size_t                 phybase;
345         void __iomem                    *virtbase;
346         struct clk                      *clk;
347         struct spi_master               *master;
348         struct pl022_ssp_controller     *master_info;
349         /* Driver message queue */
350         struct workqueue_struct         *workqueue;
351         struct work_struct              pump_messages;
352         spinlock_t                      queue_lock;
353         struct list_head                queue;
354         int                             busy;
355         int                             run;
356         /* Message transfer pump */
357         struct tasklet_struct           pump_transfers;
358         struct spi_message              *cur_msg;
359         struct spi_transfer             *cur_transfer;
360         struct chip_data                *cur_chip;
361         void                            *tx;
362         void                            *tx_end;
363         void                            *rx;
364         void                            *rx_end;
365         enum ssp_reading                read;
366         enum ssp_writing                write;
367         u32                             exp_fifo_level;
368 };
369
370 /**
371  * struct chip_data - To maintain runtime state of SSP for each client chip
372  * @cr0: Value of control register CR0 of SSP
373  * @cr1: Value of control register CR1 of SSP
374  * @dmacr: Value of DMA control Register of SSP
375  * @cpsr: Value of Clock prescale register
376  * @n_bytes: how many bytes(power of 2) reqd for a given data width of client
377  * @enable_dma: Whether to enable DMA or not
378  * @write: function ptr to be used to write when doing xfer for this chip
379  * @read: function ptr to be used to read when doing xfer for this chip
380  * @cs_control: chip select callback provided by chip
381  * @xfer_type: polling/interrupt/DMA
382  *
383  * Runtime state of the SSP controller, maintained per chip,
384  * This would be set according to the current message that would be served
385  */
386 struct chip_data {
387         u16 cr0;
388         u16 cr1;
389         u16 dmacr;
390         u16 cpsr;
391         u8 n_bytes;
392         u8 enable_dma:1;
393         enum ssp_reading read;
394         enum ssp_writing write;
395         void (*cs_control) (u32 command);
396         int xfer_type;
397 };
398
399 /**
400  * null_cs_control - Dummy chip select function
401  * @command: select/delect the chip
402  *
403  * If no chip select function is provided by client this is used as dummy
404  * chip select
405  */
406 static void null_cs_control(u32 command)
407 {
408         pr_debug("pl022: dummy chip select control, CS=0x%x\n", command);
409 }
410
411 /**
412  * giveback - current spi_message is over, schedule next message and call
413  * callback of this message. Assumes that caller already
414  * set message->status; dma and pio irqs are blocked
415  * @pl022: SSP driver private data structure
416  */
417 static void giveback(struct pl022 *pl022)
418 {
419         struct spi_transfer *last_transfer;
420         unsigned long flags;
421         struct spi_message *msg;
422         void (*curr_cs_control) (u32 command);
423
424         /*
425          * This local reference to the chip select function
426          * is needed because we set curr_chip to NULL
427          * as a step toward termininating the message.
428          */
429         curr_cs_control = pl022->cur_chip->cs_control;
430         spin_lock_irqsave(&pl022->queue_lock, flags);
431         msg = pl022->cur_msg;
432         pl022->cur_msg = NULL;
433         pl022->cur_transfer = NULL;
434         pl022->cur_chip = NULL;
435         queue_work(pl022->workqueue, &pl022->pump_messages);
436         spin_unlock_irqrestore(&pl022->queue_lock, flags);
437
438         last_transfer = list_entry(msg->transfers.prev,
439                                         struct spi_transfer,
440                                         transfer_list);
441
442         /* Delay if requested before any change in chip select */
443         if (last_transfer->delay_usecs)
444                 /*
445                  * FIXME: This runs in interrupt context.
446                  * Is this really smart?
447                  */
448                 udelay(last_transfer->delay_usecs);
449
450         /*
451          * Drop chip select UNLESS cs_change is true or we are returning
452          * a message with an error, or next message is for another chip
453          */
454         if (!last_transfer->cs_change)
455                 curr_cs_control(SSP_CHIP_DESELECT);
456         else {
457                 struct spi_message *next_msg;
458
459                 /* Holding of cs was hinted, but we need to make sure
460                  * the next message is for the same chip.  Don't waste
461                  * time with the following tests unless this was hinted.
462                  *
463                  * We cannot postpone this until pump_messages, because
464                  * after calling msg->complete (below) the driver that
465                  * sent the current message could be unloaded, which
466                  * could invalidate the cs_control() callback...
467                  */
468
469                 /* get a pointer to the next message, if any */
470                 spin_lock_irqsave(&pl022->queue_lock, flags);
471                 if (list_empty(&pl022->queue))
472                         next_msg = NULL;
473                 else
474                         next_msg = list_entry(pl022->queue.next,
475                                         struct spi_message, queue);
476                 spin_unlock_irqrestore(&pl022->queue_lock, flags);
477
478                 /* see if the next and current messages point
479                  * to the same chip
480                  */
481                 if (next_msg && next_msg->spi != msg->spi)
482                         next_msg = NULL;
483                 if (!next_msg || msg->state == STATE_ERROR)
484                         curr_cs_control(SSP_CHIP_DESELECT);
485         }
486         msg->state = NULL;
487         if (msg->complete)
488                 msg->complete(msg->context);
489         /* This message is completed, so let's turn off the clock! */
490         clk_disable(pl022->clk);
491 }
492
493 /**
494  * flush - flush the FIFO to reach a clean state
495  * @pl022: SSP driver private data structure
496  */
497 static int flush(struct pl022 *pl022)
498 {
499         unsigned long limit = loops_per_jiffy << 1;
500
501         dev_dbg(&pl022->adev->dev, "flush\n");
502         do {
503                 while (readw(SSP_SR(pl022->virtbase)) & SSP_SR_MASK_RNE)
504                         readw(SSP_DR(pl022->virtbase));
505         } while ((readw(SSP_SR(pl022->virtbase)) & SSP_SR_MASK_BSY) && limit--);
506
507         pl022->exp_fifo_level = 0;
508
509         return limit;
510 }
511
512 /**
513  * restore_state - Load configuration of current chip
514  * @pl022: SSP driver private data structure
515  */
516 static void restore_state(struct pl022 *pl022)
517 {
518         struct chip_data *chip = pl022->cur_chip;
519
520         writew(chip->cr0, SSP_CR0(pl022->virtbase));
521         writew(chip->cr1, SSP_CR1(pl022->virtbase));
522         writew(chip->dmacr, SSP_DMACR(pl022->virtbase));
523         writew(chip->cpsr, SSP_CPSR(pl022->virtbase));
524         writew(DISABLE_ALL_INTERRUPTS, SSP_IMSC(pl022->virtbase));
525         writew(CLEAR_ALL_INTERRUPTS, SSP_ICR(pl022->virtbase));
526 }
527
528 /**
529  * load_ssp_default_config - Load default configuration for SSP
530  * @pl022: SSP driver private data structure
531  */
532
533 /*
534  * Default SSP Register Values
535  */
536 #define DEFAULT_SSP_REG_CR0 ( \
537         GEN_MASK_BITS(SSP_DATA_BITS_12, SSP_CR0_MASK_DSS, 0)    | \
538         GEN_MASK_BITS(SSP_MICROWIRE_CHANNEL_FULL_DUPLEX, SSP_CR0_MASK_HALFDUP, 5) | \
539         GEN_MASK_BITS(SSP_CLK_POL_IDLE_LOW, SSP_CR0_MASK_SPO, 6) | \
540         GEN_MASK_BITS(SSP_CLK_SECOND_EDGE, SSP_CR0_MASK_SPH, 7) | \
541         GEN_MASK_BITS(NMDK_SSP_DEFAULT_CLKRATE, SSP_CR0_MASK_SCR, 8) | \
542         GEN_MASK_BITS(SSP_BITS_8, SSP_CR0_MASK_CSS, 16) | \
543         GEN_MASK_BITS(SSP_INTERFACE_MOTOROLA_SPI, SSP_CR0_MASK_FRF, 21) \
544 )
545
546 #define DEFAULT_SSP_REG_CR1 ( \
547         GEN_MASK_BITS(LOOPBACK_DISABLED, SSP_CR1_MASK_LBM, 0) | \
548         GEN_MASK_BITS(SSP_DISABLED, SSP_CR1_MASK_SSE, 1) | \
549         GEN_MASK_BITS(SSP_MASTER, SSP_CR1_MASK_MS, 2) | \
550         GEN_MASK_BITS(DO_NOT_DRIVE_TX, SSP_CR1_MASK_SOD, 3) | \
551         GEN_MASK_BITS(SSP_RX_MSB, SSP_CR1_MASK_RENDN, 4) | \
552         GEN_MASK_BITS(SSP_TX_MSB, SSP_CR1_MASK_TENDN, 5) | \
553         GEN_MASK_BITS(SSP_MWIRE_WAIT_ZERO, SSP_CR1_MASK_MWAIT, 6) |\
554         GEN_MASK_BITS(SSP_RX_1_OR_MORE_ELEM, SSP_CR1_MASK_RXIFLSEL, 7) | \
555         GEN_MASK_BITS(SSP_TX_1_OR_MORE_EMPTY_LOC, SSP_CR1_MASK_TXIFLSEL, 10) \
556 )
557
558 #define DEFAULT_SSP_REG_CPSR ( \
559         GEN_MASK_BITS(NMDK_SSP_DEFAULT_PRESCALE, SSP_CPSR_MASK_CPSDVSR, 0) \
560 )
561
562 #define DEFAULT_SSP_REG_DMACR (\
563         GEN_MASK_BITS(SSP_DMA_DISABLED, SSP_DMACR_MASK_RXDMAE, 0) | \
564         GEN_MASK_BITS(SSP_DMA_DISABLED, SSP_DMACR_MASK_TXDMAE, 1) \
565 )
566
567
568 static void load_ssp_default_config(struct pl022 *pl022)
569 {
570         writew(DEFAULT_SSP_REG_CR0, SSP_CR0(pl022->virtbase));
571         writew(DEFAULT_SSP_REG_CR1, SSP_CR1(pl022->virtbase));
572         writew(DEFAULT_SSP_REG_DMACR, SSP_DMACR(pl022->virtbase));
573         writew(DEFAULT_SSP_REG_CPSR, SSP_CPSR(pl022->virtbase));
574         writew(DISABLE_ALL_INTERRUPTS, SSP_IMSC(pl022->virtbase));
575         writew(CLEAR_ALL_INTERRUPTS, SSP_ICR(pl022->virtbase));
576 }
577
578 /**
579  * This will write to TX and read from RX according to the parameters
580  * set in pl022.
581  */
582 static void readwriter(struct pl022 *pl022)
583 {
584
585         /*
586          * The FIFO depth is different inbetween primecell variants.
587          * I believe filling in too much in the FIFO might cause
588          * errons in 8bit wide transfers on ARM variants (just 8 words
589          * FIFO, means only 8x8 = 64 bits in FIFO) at least.
590          *
591          * To prevent this issue, the TX FIFO is only filled to the
592          * unused RX FIFO fill length, regardless of what the TX
593          * FIFO status flag indicates.
594          */
595         dev_dbg(&pl022->adev->dev,
596                 "%s, rx: %p, rxend: %p, tx: %p, txend: %p\n",
597                 __func__, pl022->rx, pl022->rx_end, pl022->tx, pl022->tx_end);
598
599         /* Read as much as you can */
600         while ((readw(SSP_SR(pl022->virtbase)) & SSP_SR_MASK_RNE)
601                && (pl022->rx < pl022->rx_end)) {
602                 switch (pl022->read) {
603                 case READING_NULL:
604                         readw(SSP_DR(pl022->virtbase));
605                         break;
606                 case READING_U8:
607                         *(u8 *) (pl022->rx) =
608                                 readw(SSP_DR(pl022->virtbase)) & 0xFFU;
609                         break;
610                 case READING_U16:
611                         *(u16 *) (pl022->rx) =
612                                 (u16) readw(SSP_DR(pl022->virtbase));
613                         break;
614                 case READING_U32:
615                         *(u32 *) (pl022->rx) =
616                                 readl(SSP_DR(pl022->virtbase));
617                         break;
618                 }
619                 pl022->rx += (pl022->cur_chip->n_bytes);
620                 pl022->exp_fifo_level--;
621         }
622         /*
623          * Write as much as possible up to the RX FIFO size
624          */
625         while ((pl022->exp_fifo_level < pl022->vendor->fifodepth)
626                && (pl022->tx < pl022->tx_end)) {
627                 switch (pl022->write) {
628                 case WRITING_NULL:
629                         writew(0x0, SSP_DR(pl022->virtbase));
630                         break;
631                 case WRITING_U8:
632                         writew(*(u8 *) (pl022->tx), SSP_DR(pl022->virtbase));
633                         break;
634                 case WRITING_U16:
635                         writew((*(u16 *) (pl022->tx)), SSP_DR(pl022->virtbase));
636                         break;
637                 case WRITING_U32:
638                         writel(*(u32 *) (pl022->tx), SSP_DR(pl022->virtbase));
639                         break;
640                 }
641                 pl022->tx += (pl022->cur_chip->n_bytes);
642                 pl022->exp_fifo_level++;
643                 /*
644                  * This inner reader takes care of things appearing in the RX
645                  * FIFO as we're transmitting. This will happen a lot since the
646                  * clock starts running when you put things into the TX FIFO,
647                  * and then things are continously clocked into the RX FIFO.
648                  */
649                 while ((readw(SSP_SR(pl022->virtbase)) & SSP_SR_MASK_RNE)
650                        && (pl022->rx < pl022->rx_end)) {
651                         switch (pl022->read) {
652                         case READING_NULL:
653                                 readw(SSP_DR(pl022->virtbase));
654                                 break;
655                         case READING_U8:
656                                 *(u8 *) (pl022->rx) =
657                                         readw(SSP_DR(pl022->virtbase)) & 0xFFU;
658                                 break;
659                         case READING_U16:
660                                 *(u16 *) (pl022->rx) =
661                                         (u16) readw(SSP_DR(pl022->virtbase));
662                                 break;
663                         case READING_U32:
664                                 *(u32 *) (pl022->rx) =
665                                         readl(SSP_DR(pl022->virtbase));
666                                 break;
667                         }
668                         pl022->rx += (pl022->cur_chip->n_bytes);
669                         pl022->exp_fifo_level--;
670                 }
671         }
672         /*
673          * When we exit here the TX FIFO should be full and the RX FIFO
674          * should be empty
675          */
676 }
677
678
679 /**
680  * next_transfer - Move to the Next transfer in the current spi message
681  * @pl022: SSP driver private data structure
682  *
683  * This function moves though the linked list of spi transfers in the
684  * current spi message and returns with the state of current spi
685  * message i.e whether its last transfer is done(STATE_DONE) or
686  * Next transfer is ready(STATE_RUNNING)
687  */
688 static void *next_transfer(struct pl022 *pl022)
689 {
690         struct spi_message *msg = pl022->cur_msg;
691         struct spi_transfer *trans = pl022->cur_transfer;
692
693         /* Move to next transfer */
694         if (trans->transfer_list.next != &msg->transfers) {
695                 pl022->cur_transfer =
696                     list_entry(trans->transfer_list.next,
697                                struct spi_transfer, transfer_list);
698                 return STATE_RUNNING;
699         }
700         return STATE_DONE;
701 }
702 /**
703  * pl022_interrupt_handler - Interrupt handler for SSP controller
704  *
705  * This function handles interrupts generated for an interrupt based transfer.
706  * If a receive overrun (ROR) interrupt is there then we disable SSP, flag the
707  * current message's state as STATE_ERROR and schedule the tasklet
708  * pump_transfers which will do the postprocessing of the current message by
709  * calling giveback(). Otherwise it reads data from RX FIFO till there is no
710  * more data, and writes data in TX FIFO till it is not full. If we complete
711  * the transfer we move to the next transfer and schedule the tasklet.
712  */
713 static irqreturn_t pl022_interrupt_handler(int irq, void *dev_id)
714 {
715         struct pl022 *pl022 = dev_id;
716         struct spi_message *msg = pl022->cur_msg;
717         u16 irq_status = 0;
718         u16 flag = 0;
719
720         if (unlikely(!msg)) {
721                 dev_err(&pl022->adev->dev,
722                         "bad message state in interrupt handler");
723                 /* Never fail */
724                 return IRQ_HANDLED;
725         }
726
727         /* Read the Interrupt Status Register */
728         irq_status = readw(SSP_MIS(pl022->virtbase));
729
730         if (unlikely(!irq_status))
731                 return IRQ_NONE;
732
733         /* This handles the error code interrupts */
734         if (unlikely(irq_status & SSP_MIS_MASK_RORMIS)) {
735                 /*
736                  * Overrun interrupt - bail out since our Data has been
737                  * corrupted
738                  */
739                 dev_err(&pl022->adev->dev,
740                         "FIFO overrun\n");
741                 if (readw(SSP_SR(pl022->virtbase)) & SSP_SR_MASK_RFF)
742                         dev_err(&pl022->adev->dev,
743                                 "RXFIFO is full\n");
744                 if (readw(SSP_SR(pl022->virtbase)) & SSP_SR_MASK_TNF)
745                         dev_err(&pl022->adev->dev,
746                                 "TXFIFO is full\n");
747
748                 /*
749                  * Disable and clear interrupts, disable SSP,
750                  * mark message with bad status so it can be
751                  * retried.
752                  */
753                 writew(DISABLE_ALL_INTERRUPTS,
754                        SSP_IMSC(pl022->virtbase));
755                 writew(CLEAR_ALL_INTERRUPTS, SSP_ICR(pl022->virtbase));
756                 writew((readw(SSP_CR1(pl022->virtbase)) &
757                         (~SSP_CR1_MASK_SSE)), SSP_CR1(pl022->virtbase));
758                 msg->state = STATE_ERROR;
759
760                 /* Schedule message queue handler */
761                 tasklet_schedule(&pl022->pump_transfers);
762                 return IRQ_HANDLED;
763         }
764
765         readwriter(pl022);
766
767         if ((pl022->tx == pl022->tx_end) && (flag == 0)) {
768                 flag = 1;
769                 /* Disable Transmit interrupt */
770                 writew(readw(SSP_IMSC(pl022->virtbase)) &
771                        (~SSP_IMSC_MASK_TXIM),
772                        SSP_IMSC(pl022->virtbase));
773         }
774
775         /*
776          * Since all transactions must write as much as shall be read,
777          * we can conclude the entire transaction once RX is complete.
778          * At this point, all TX will always be finished.
779          */
780         if (pl022->rx >= pl022->rx_end) {
781                 writew(DISABLE_ALL_INTERRUPTS,
782                        SSP_IMSC(pl022->virtbase));
783                 writew(CLEAR_ALL_INTERRUPTS, SSP_ICR(pl022->virtbase));
784                 if (unlikely(pl022->rx > pl022->rx_end)) {
785                         dev_warn(&pl022->adev->dev, "read %u surplus "
786                                  "bytes (did you request an odd "
787                                  "number of bytes on a 16bit bus?)\n",
788                                  (u32) (pl022->rx - pl022->rx_end));
789                 }
790                 /* Update total bytes transfered */
791                 msg->actual_length += pl022->cur_transfer->len;
792                 if (pl022->cur_transfer->cs_change)
793                         pl022->cur_chip->
794                                 cs_control(SSP_CHIP_DESELECT);
795                 /* Move to next transfer */
796                 msg->state = next_transfer(pl022);
797                 tasklet_schedule(&pl022->pump_transfers);
798                 return IRQ_HANDLED;
799         }
800
801         return IRQ_HANDLED;
802 }
803
804 /**
805  * This sets up the pointers to memory for the next message to
806  * send out on the SPI bus.
807  */
808 static int set_up_next_transfer(struct pl022 *pl022,
809                                 struct spi_transfer *transfer)
810 {
811         int residue;
812
813         /* Sanity check the message for this bus width */
814         residue = pl022->cur_transfer->len % pl022->cur_chip->n_bytes;
815         if (unlikely(residue != 0)) {
816                 dev_err(&pl022->adev->dev,
817                         "message of %u bytes to transmit but the current "
818                         "chip bus has a data width of %u bytes!\n",
819                         pl022->cur_transfer->len,
820                         pl022->cur_chip->n_bytes);
821                 dev_err(&pl022->adev->dev, "skipping this message\n");
822                 return -EIO;
823         }
824         pl022->tx = (void *)transfer->tx_buf;
825         pl022->tx_end = pl022->tx + pl022->cur_transfer->len;
826         pl022->rx = (void *)transfer->rx_buf;
827         pl022->rx_end = pl022->rx + pl022->cur_transfer->len;
828         pl022->write =
829             pl022->tx ? pl022->cur_chip->write : WRITING_NULL;
830         pl022->read = pl022->rx ? pl022->cur_chip->read : READING_NULL;
831         return 0;
832 }
833
834 /**
835  * pump_transfers - Tasklet function which schedules next interrupt transfer
836  * when running in interrupt transfer mode.
837  * @data: SSP driver private data structure
838  *
839  */
840 static void pump_transfers(unsigned long data)
841 {
842         struct pl022 *pl022 = (struct pl022 *) data;
843         struct spi_message *message = NULL;
844         struct spi_transfer *transfer = NULL;
845         struct spi_transfer *previous = NULL;
846
847         /* Get current state information */
848         message = pl022->cur_msg;
849         transfer = pl022->cur_transfer;
850
851         /* Handle for abort */
852         if (message->state == STATE_ERROR) {
853                 message->status = -EIO;
854                 giveback(pl022);
855                 return;
856         }
857
858         /* Handle end of message */
859         if (message->state == STATE_DONE) {
860                 message->status = 0;
861                 giveback(pl022);
862                 return;
863         }
864
865         /* Delay if requested at end of transfer before CS change */
866         if (message->state == STATE_RUNNING) {
867                 previous = list_entry(transfer->transfer_list.prev,
868                                         struct spi_transfer,
869                                         transfer_list);
870                 if (previous->delay_usecs)
871                         /*
872                          * FIXME: This runs in interrupt context.
873                          * Is this really smart?
874                          */
875                         udelay(previous->delay_usecs);
876
877                 /* Drop chip select only if cs_change is requested */
878                 if (previous->cs_change)
879                         pl022->cur_chip->cs_control(SSP_CHIP_SELECT);
880         } else {
881                 /* STATE_START */
882                 message->state = STATE_RUNNING;
883         }
884
885         if (set_up_next_transfer(pl022, transfer)) {
886                 message->state = STATE_ERROR;
887                 message->status = -EIO;
888                 giveback(pl022);
889                 return;
890         }
891         /* Flush the FIFOs and let's go! */
892         flush(pl022);
893         writew(ENABLE_ALL_INTERRUPTS, SSP_IMSC(pl022->virtbase));
894 }
895
896 /**
897  * NOT IMPLEMENTED
898  * configure_dma - It configures the DMA pipes for DMA transfers
899  * @data: SSP driver's private data structure
900  *
901  */
902 static int configure_dma(void *data)
903 {
904         struct pl022 *pl022 = data;
905         dev_dbg(&pl022->adev->dev, "configure DMA\n");
906         return -ENOTSUPP;
907 }
908
909 /**
910  * do_dma_transfer - It handles transfers of the current message
911  * if it is DMA xfer.
912  * NOT FULLY IMPLEMENTED
913  * @data: SSP driver's private data structure
914  */
915 static void do_dma_transfer(void *data)
916 {
917         struct pl022 *pl022 = data;
918
919         if (configure_dma(data)) {
920                 dev_dbg(&pl022->adev->dev, "configuration of DMA Failed!\n");
921                 goto err_config_dma;
922         }
923
924         /* TODO: Implememt DMA setup of pipes here */
925
926         /* Enable target chip, set up transfer */
927         pl022->cur_chip->cs_control(SSP_CHIP_SELECT);
928         if (set_up_next_transfer(pl022, pl022->cur_transfer)) {
929                 /* Error path */
930                 pl022->cur_msg->state = STATE_ERROR;
931                 pl022->cur_msg->status = -EIO;
932                 giveback(pl022);
933                 return;
934         }
935         /* Enable SSP */
936         writew((readw(SSP_CR1(pl022->virtbase)) | SSP_CR1_MASK_SSE),
937                SSP_CR1(pl022->virtbase));
938
939         /* TODO: Enable the DMA transfer here */
940         return;
941
942  err_config_dma:
943         pl022->cur_msg->state = STATE_ERROR;
944         pl022->cur_msg->status = -EIO;
945         giveback(pl022);
946         return;
947 }
948
949 static void do_interrupt_transfer(void *data)
950 {
951         struct pl022 *pl022 = data;
952
953         /* Enable target chip */
954         pl022->cur_chip->cs_control(SSP_CHIP_SELECT);
955         if (set_up_next_transfer(pl022, pl022->cur_transfer)) {
956                 /* Error path */
957                 pl022->cur_msg->state = STATE_ERROR;
958                 pl022->cur_msg->status = -EIO;
959                 giveback(pl022);
960                 return;
961         }
962         /* Enable SSP, turn on interrupts */
963         writew((readw(SSP_CR1(pl022->virtbase)) | SSP_CR1_MASK_SSE),
964                SSP_CR1(pl022->virtbase));
965         writew(ENABLE_ALL_INTERRUPTS, SSP_IMSC(pl022->virtbase));
966 }
967
968 static void do_polling_transfer(void *data)
969 {
970         struct pl022 *pl022 = data;
971         struct spi_message *message = NULL;
972         struct spi_transfer *transfer = NULL;
973         struct spi_transfer *previous = NULL;
974         struct chip_data *chip;
975
976         chip = pl022->cur_chip;
977         message = pl022->cur_msg;
978
979         while (message->state != STATE_DONE) {
980                 /* Handle for abort */
981                 if (message->state == STATE_ERROR)
982                         break;
983                 transfer = pl022->cur_transfer;
984
985                 /* Delay if requested at end of transfer */
986                 if (message->state == STATE_RUNNING) {
987                         previous =
988                             list_entry(transfer->transfer_list.prev,
989                                        struct spi_transfer, transfer_list);
990                         if (previous->delay_usecs)
991                                 udelay(previous->delay_usecs);
992                         if (previous->cs_change)
993                                 pl022->cur_chip->cs_control(SSP_CHIP_SELECT);
994                 } else {
995                         /* STATE_START */
996                         message->state = STATE_RUNNING;
997                         pl022->cur_chip->cs_control(SSP_CHIP_SELECT);
998                 }
999
1000                 /* Configuration Changing Per Transfer */
1001                 if (set_up_next_transfer(pl022, transfer)) {
1002                         /* Error path */
1003                         message->state = STATE_ERROR;
1004                         break;
1005                 }
1006                 /* Flush FIFOs and enable SSP */
1007                 flush(pl022);
1008                 writew((readw(SSP_CR1(pl022->virtbase)) | SSP_CR1_MASK_SSE),
1009                        SSP_CR1(pl022->virtbase));
1010
1011                 dev_dbg(&pl022->adev->dev, "POLLING TRANSFER ONGOING ... \n");
1012                 /* FIXME: insert a timeout so we don't hang here indefinately */
1013                 while (pl022->tx < pl022->tx_end || pl022->rx < pl022->rx_end)
1014                         readwriter(pl022);
1015
1016                 /* Update total byte transfered */
1017                 message->actual_length += pl022->cur_transfer->len;
1018                 if (pl022->cur_transfer->cs_change)
1019                         pl022->cur_chip->cs_control(SSP_CHIP_DESELECT);
1020                 /* Move to next transfer */
1021                 message->state = next_transfer(pl022);
1022         }
1023
1024         /* Handle end of message */
1025         if (message->state == STATE_DONE)
1026                 message->status = 0;
1027         else
1028                 message->status = -EIO;
1029
1030         giveback(pl022);
1031         return;
1032 }
1033
1034 /**
1035  * pump_messages - Workqueue function which processes spi message queue
1036  * @data: pointer to private data of SSP driver
1037  *
1038  * This function checks if there is any spi message in the queue that
1039  * needs processing and delegate control to appropriate function
1040  * do_polling_transfer()/do_interrupt_transfer()/do_dma_transfer()
1041  * based on the kind of the transfer
1042  *
1043  */
1044 static void pump_messages(struct work_struct *work)
1045 {
1046         struct pl022 *pl022 =
1047                 container_of(work, struct pl022, pump_messages);
1048         unsigned long flags;
1049
1050         /* Lock queue and check for queue work */
1051         spin_lock_irqsave(&pl022->queue_lock, flags);
1052         if (list_empty(&pl022->queue) || pl022->run == QUEUE_STOPPED) {
1053                 pl022->busy = 0;
1054                 spin_unlock_irqrestore(&pl022->queue_lock, flags);
1055                 return;
1056         }
1057         /* Make sure we are not already running a message */
1058         if (pl022->cur_msg) {
1059                 spin_unlock_irqrestore(&pl022->queue_lock, flags);
1060                 return;
1061         }
1062         /* Extract head of queue */
1063         pl022->cur_msg =
1064             list_entry(pl022->queue.next, struct spi_message, queue);
1065
1066         list_del_init(&pl022->cur_msg->queue);
1067         pl022->busy = 1;
1068         spin_unlock_irqrestore(&pl022->queue_lock, flags);
1069
1070         /* Initial message state */
1071         pl022->cur_msg->state = STATE_START;
1072         pl022->cur_transfer = list_entry(pl022->cur_msg->transfers.next,
1073                                             struct spi_transfer,
1074                                             transfer_list);
1075
1076         /* Setup the SPI using the per chip configuration */
1077         pl022->cur_chip = spi_get_ctldata(pl022->cur_msg->spi);
1078         /*
1079          * We enable the clock here, then the clock will be disabled when
1080          * giveback() is called in each method (poll/interrupt/DMA)
1081          */
1082         clk_enable(pl022->clk);
1083         restore_state(pl022);
1084         flush(pl022);
1085
1086         if (pl022->cur_chip->xfer_type == POLLING_TRANSFER)
1087                 do_polling_transfer(pl022);
1088         else if (pl022->cur_chip->xfer_type == INTERRUPT_TRANSFER)
1089                 do_interrupt_transfer(pl022);
1090         else
1091                 do_dma_transfer(pl022);
1092 }
1093
1094
1095 static int __init init_queue(struct pl022 *pl022)
1096 {
1097         INIT_LIST_HEAD(&pl022->queue);
1098         spin_lock_init(&pl022->queue_lock);
1099
1100         pl022->run = QUEUE_STOPPED;
1101         pl022->busy = 0;
1102
1103         tasklet_init(&pl022->pump_transfers,
1104                         pump_transfers, (unsigned long)pl022);
1105
1106         INIT_WORK(&pl022->pump_messages, pump_messages);
1107         pl022->workqueue = create_singlethread_workqueue(
1108                                         dev_name(pl022->master->dev.parent));
1109         if (pl022->workqueue == NULL)
1110                 return -EBUSY;
1111
1112         return 0;
1113 }
1114
1115
1116 static int start_queue(struct pl022 *pl022)
1117 {
1118         unsigned long flags;
1119
1120         spin_lock_irqsave(&pl022->queue_lock, flags);
1121
1122         if (pl022->run == QUEUE_RUNNING || pl022->busy) {
1123                 spin_unlock_irqrestore(&pl022->queue_lock, flags);
1124                 return -EBUSY;
1125         }
1126
1127         pl022->run = QUEUE_RUNNING;
1128         pl022->cur_msg = NULL;
1129         pl022->cur_transfer = NULL;
1130         pl022->cur_chip = NULL;
1131         spin_unlock_irqrestore(&pl022->queue_lock, flags);
1132
1133         queue_work(pl022->workqueue, &pl022->pump_messages);
1134
1135         return 0;
1136 }
1137
1138
1139 static int stop_queue(struct pl022 *pl022)
1140 {
1141         unsigned long flags;
1142         unsigned limit = 500;
1143         int status = 0;
1144
1145         spin_lock_irqsave(&pl022->queue_lock, flags);
1146
1147         /* This is a bit lame, but is optimized for the common execution path.
1148          * A wait_queue on the pl022->busy could be used, but then the common
1149          * execution path (pump_messages) would be required to call wake_up or
1150          * friends on every SPI message. Do this instead */
1151         pl022->run = QUEUE_STOPPED;
1152         while (!list_empty(&pl022->queue) && pl022->busy && limit--) {
1153                 spin_unlock_irqrestore(&pl022->queue_lock, flags);
1154                 msleep(10);
1155                 spin_lock_irqsave(&pl022->queue_lock, flags);
1156         }
1157
1158         if (!list_empty(&pl022->queue) || pl022->busy)
1159                 status = -EBUSY;
1160
1161         spin_unlock_irqrestore(&pl022->queue_lock, flags);
1162
1163         return status;
1164 }
1165
1166 static int destroy_queue(struct pl022 *pl022)
1167 {
1168         int status;
1169
1170         status = stop_queue(pl022);
1171         /* we are unloading the module or failing to load (only two calls
1172          * to this routine), and neither call can handle a return value.
1173          * However, destroy_workqueue calls flush_workqueue, and that will
1174          * block until all work is done.  If the reason that stop_queue
1175          * timed out is that the work will never finish, then it does no
1176          * good to call destroy_workqueue, so return anyway. */
1177         if (status != 0)
1178                 return status;
1179
1180         destroy_workqueue(pl022->workqueue);
1181
1182         return 0;
1183 }
1184
1185 static int verify_controller_parameters(struct pl022 *pl022,
1186                                         struct pl022_config_chip *chip_info)
1187 {
1188         if ((chip_info->iface < SSP_INTERFACE_MOTOROLA_SPI)
1189             || (chip_info->iface > SSP_INTERFACE_UNIDIRECTIONAL)) {
1190                 dev_err(chip_info->dev,
1191                         "interface is configured incorrectly\n");
1192                 return -EINVAL;
1193         }
1194         if ((chip_info->iface == SSP_INTERFACE_UNIDIRECTIONAL) &&
1195             (!pl022->vendor->unidir)) {
1196                 dev_err(chip_info->dev,
1197                         "unidirectional mode not supported in this "
1198                         "hardware version\n");
1199                 return -EINVAL;
1200         }
1201         if ((chip_info->hierarchy != SSP_MASTER)
1202             && (chip_info->hierarchy != SSP_SLAVE)) {
1203                 dev_err(chip_info->dev,
1204                         "hierarchy is configured incorrectly\n");
1205                 return -EINVAL;
1206         }
1207         if (((chip_info->clk_freq).cpsdvsr < CPSDVR_MIN)
1208             || ((chip_info->clk_freq).cpsdvsr > CPSDVR_MAX)) {
1209                 dev_err(chip_info->dev,
1210                         "cpsdvsr is configured incorrectly\n");
1211                 return -EINVAL;
1212         }
1213         if ((chip_info->com_mode != INTERRUPT_TRANSFER)
1214             && (chip_info->com_mode != DMA_TRANSFER)
1215             && (chip_info->com_mode != POLLING_TRANSFER)) {
1216                 dev_err(chip_info->dev,
1217                         "Communication mode is configured incorrectly\n");
1218                 return -EINVAL;
1219         }
1220         if ((chip_info->rx_lev_trig < SSP_RX_1_OR_MORE_ELEM)
1221             || (chip_info->rx_lev_trig > SSP_RX_32_OR_MORE_ELEM)) {
1222                 dev_err(chip_info->dev,
1223                         "RX FIFO Trigger Level is configured incorrectly\n");
1224                 return -EINVAL;
1225         }
1226         if ((chip_info->tx_lev_trig < SSP_TX_1_OR_MORE_EMPTY_LOC)
1227             || (chip_info->tx_lev_trig > SSP_TX_32_OR_MORE_EMPTY_LOC)) {
1228                 dev_err(chip_info->dev,
1229                         "TX FIFO Trigger Level is configured incorrectly\n");
1230                 return -EINVAL;
1231         }
1232         if (chip_info->iface == SSP_INTERFACE_NATIONAL_MICROWIRE) {
1233                 if ((chip_info->ctrl_len < SSP_BITS_4)
1234                     || (chip_info->ctrl_len > SSP_BITS_32)) {
1235                         dev_err(chip_info->dev,
1236                                 "CTRL LEN is configured incorrectly\n");
1237                         return -EINVAL;
1238                 }
1239                 if ((chip_info->wait_state != SSP_MWIRE_WAIT_ZERO)
1240                     && (chip_info->wait_state != SSP_MWIRE_WAIT_ONE)) {
1241                         dev_err(chip_info->dev,
1242                                 "Wait State is configured incorrectly\n");
1243                         return -EINVAL;
1244                 }
1245                 if ((chip_info->duplex != SSP_MICROWIRE_CHANNEL_FULL_DUPLEX)
1246                     && (chip_info->duplex !=
1247                         SSP_MICROWIRE_CHANNEL_HALF_DUPLEX)) {
1248                         dev_err(chip_info->dev,
1249                                 "DUPLEX is configured incorrectly\n");
1250                         return -EINVAL;
1251                 }
1252         }
1253         if (chip_info->cs_control == NULL) {
1254                 dev_warn(chip_info->dev,
1255                         "Chip Select Function is NULL for this chip\n");
1256                 chip_info->cs_control = null_cs_control;
1257         }
1258         return 0;
1259 }
1260
1261 /**
1262  * pl022_transfer - transfer function registered to SPI master framework
1263  * @spi: spi device which is requesting transfer
1264  * @msg: spi message which is to handled is queued to driver queue
1265  *
1266  * This function is registered to the SPI framework for this SPI master
1267  * controller. It will queue the spi_message in the queue of driver if
1268  * the queue is not stopped and return.
1269  */
1270 static int pl022_transfer(struct spi_device *spi, struct spi_message *msg)
1271 {
1272         struct pl022 *pl022 = spi_master_get_devdata(spi->master);
1273         unsigned long flags;
1274
1275         spin_lock_irqsave(&pl022->queue_lock, flags);
1276
1277         if (pl022->run == QUEUE_STOPPED) {
1278                 spin_unlock_irqrestore(&pl022->queue_lock, flags);
1279                 return -ESHUTDOWN;
1280         }
1281         msg->actual_length = 0;
1282         msg->status = -EINPROGRESS;
1283         msg->state = STATE_START;
1284
1285         list_add_tail(&msg->queue, &pl022->queue);
1286         if (pl022->run == QUEUE_RUNNING && !pl022->busy)
1287                 queue_work(pl022->workqueue, &pl022->pump_messages);
1288
1289         spin_unlock_irqrestore(&pl022->queue_lock, flags);
1290         return 0;
1291 }
1292
1293 static int calculate_effective_freq(struct pl022 *pl022,
1294                                     int freq,
1295                                     struct ssp_clock_params *clk_freq)
1296 {
1297         /* Lets calculate the frequency parameters */
1298         u16 cpsdvsr = 2;
1299         u16 scr = 0;
1300         bool freq_found = false;
1301         u32 rate;
1302         u32 max_tclk;
1303         u32 min_tclk;
1304
1305         rate = clk_get_rate(pl022->clk);
1306         /* cpsdvscr = 2 & scr 0 */
1307         max_tclk = (rate / (CPSDVR_MIN * (1 + SCR_MIN)));
1308         /* cpsdvsr = 254 & scr = 255 */
1309         min_tclk = (rate / (CPSDVR_MAX * (1 + SCR_MAX)));
1310
1311         if ((freq <= max_tclk) && (freq >= min_tclk)) {
1312                 while (cpsdvsr <= CPSDVR_MAX && !freq_found) {
1313                         while (scr <= SCR_MAX && !freq_found) {
1314                                 if ((rate /
1315                                      (cpsdvsr * (1 + scr))) > freq)
1316                                         scr += 1;
1317                                 else {
1318                                         /*
1319                                          * This bool is made true when
1320                                          * effective frequency >=
1321                                          * target frequency is found
1322                                          */
1323                                         freq_found = true;
1324                                         if ((rate /
1325                                              (cpsdvsr * (1 + scr))) != freq) {
1326                                                 if (scr == SCR_MIN) {
1327                                                         cpsdvsr -= 2;
1328                                                         scr = SCR_MAX;
1329                                                 } else
1330                                                         scr -= 1;
1331                                         }
1332                                 }
1333                         }
1334                         if (!freq_found) {
1335                                 cpsdvsr += 2;
1336                                 scr = SCR_MIN;
1337                         }
1338                 }
1339                 if (cpsdvsr != 0) {
1340                         dev_dbg(&pl022->adev->dev,
1341                                 "SSP Effective Frequency is %u\n",
1342                                 (rate / (cpsdvsr * (1 + scr))));
1343                         clk_freq->cpsdvsr = (u8) (cpsdvsr & 0xFF);
1344                         clk_freq->scr = (u8) (scr & 0xFF);
1345                         dev_dbg(&pl022->adev->dev,
1346                                 "SSP cpsdvsr = %d, scr = %d\n",
1347                                 clk_freq->cpsdvsr, clk_freq->scr);
1348                 }
1349         } else {
1350                 dev_err(&pl022->adev->dev,
1351                         "controller data is incorrect: out of range frequency");
1352                 return -EINVAL;
1353         }
1354         return 0;
1355 }
1356
1357 /**
1358  * NOT IMPLEMENTED
1359  * process_dma_info - Processes the DMA info provided by client drivers
1360  * @chip_info: chip info provided by client device
1361  * @chip: Runtime state maintained by the SSP controller for each spi device
1362  *
1363  * This function processes and stores DMA config provided by client driver
1364  * into the runtime state maintained by the SSP controller driver
1365  */
1366 static int process_dma_info(struct pl022_config_chip *chip_info,
1367                             struct chip_data *chip)
1368 {
1369         dev_err(chip_info->dev,
1370                 "cannot process DMA info, DMA not implemented!\n");
1371         return -ENOTSUPP;
1372 }
1373
1374 /**
1375  * pl022_setup - setup function registered to SPI master framework
1376  * @spi: spi device which is requesting setup
1377  *
1378  * This function is registered to the SPI framework for this SPI master
1379  * controller. If it is the first time when setup is called by this device,
1380  * this function will initialize the runtime state for this chip and save
1381  * the same in the device structure. Else it will update the runtime info
1382  * with the updated chip info. Nothing is really being written to the
1383  * controller hardware here, that is not done until the actual transfer
1384  * commence.
1385  */
1386 static int pl022_setup(struct spi_device *spi)
1387 {
1388         struct pl022_config_chip *chip_info;
1389         struct chip_data *chip;
1390         int status = 0;
1391         struct pl022 *pl022 = spi_master_get_devdata(spi->master);
1392         unsigned int bits = spi->bits_per_word;
1393         u32 tmp;
1394
1395         if (!spi->max_speed_hz)
1396                 return -EINVAL;
1397
1398         /* Get controller_state if one is supplied */
1399         chip = spi_get_ctldata(spi);
1400
1401         if (chip == NULL) {
1402                 chip = kzalloc(sizeof(struct chip_data), GFP_KERNEL);
1403                 if (!chip) {
1404                         dev_err(&spi->dev,
1405                                 "cannot allocate controller state\n");
1406                         return -ENOMEM;
1407                 }
1408                 dev_dbg(&spi->dev,
1409                         "allocated memory for controller's runtime state\n");
1410         }
1411
1412         /* Get controller data if one is supplied */
1413         chip_info = spi->controller_data;
1414
1415         if (chip_info == NULL) {
1416                 /* spi_board_info.controller_data not is supplied */
1417                 dev_dbg(&spi->dev,
1418                         "using default controller_data settings\n");
1419
1420                 chip_info =
1421                         kzalloc(sizeof(struct pl022_config_chip), GFP_KERNEL);
1422
1423                 if (!chip_info) {
1424                         dev_err(&spi->dev,
1425                                 "cannot allocate controller data\n");
1426                         status = -ENOMEM;
1427                         goto err_first_setup;
1428                 }
1429
1430                 dev_dbg(&spi->dev, "allocated memory for controller data\n");
1431
1432                 /* Pointer back to the SPI device */
1433                 chip_info->dev = &spi->dev;
1434                 /*
1435                  * Set controller data default values:
1436                  * Polling is supported by default
1437                  */
1438                 chip_info->com_mode = POLLING_TRANSFER;
1439                 chip_info->iface = SSP_INTERFACE_MOTOROLA_SPI;
1440                 chip_info->hierarchy = SSP_SLAVE;
1441                 chip_info->slave_tx_disable = DO_NOT_DRIVE_TX;
1442                 chip_info->rx_lev_trig = SSP_RX_1_OR_MORE_ELEM;
1443                 chip_info->tx_lev_trig = SSP_TX_1_OR_MORE_EMPTY_LOC;
1444                 chip_info->ctrl_len = SSP_BITS_8;
1445                 chip_info->wait_state = SSP_MWIRE_WAIT_ZERO;
1446                 chip_info->duplex = SSP_MICROWIRE_CHANNEL_FULL_DUPLEX;
1447                 chip_info->cs_control = null_cs_control;
1448         } else {
1449                 dev_dbg(&spi->dev,
1450                         "using user supplied controller_data settings\n");
1451         }
1452
1453         /*
1454          * We can override with custom divisors, else we use the board
1455          * frequency setting
1456          */
1457         if ((0 == chip_info->clk_freq.cpsdvsr)
1458             && (0 == chip_info->clk_freq.scr)) {
1459                 status = calculate_effective_freq(pl022,
1460                                                   spi->max_speed_hz,
1461                                                   &chip_info->clk_freq);
1462                 if (status < 0)
1463                         goto err_config_params;
1464         } else {
1465                 if ((chip_info->clk_freq.cpsdvsr % 2) != 0)
1466                         chip_info->clk_freq.cpsdvsr =
1467                                 chip_info->clk_freq.cpsdvsr - 1;
1468         }
1469         status = verify_controller_parameters(pl022, chip_info);
1470         if (status) {
1471                 dev_err(&spi->dev, "controller data is incorrect");
1472                 goto err_config_params;
1473         }
1474         /* Now set controller state based on controller data */
1475         chip->xfer_type = chip_info->com_mode;
1476         chip->cs_control = chip_info->cs_control;
1477
1478         if (bits <= 3) {
1479                 /* PL022 doesn't support less than 4-bits */
1480                 status = -ENOTSUPP;
1481                 goto err_config_params;
1482         }else if (bits <= 8) {
1483                 dev_dbg(&spi->dev, "4 <= n <=8 bits per word\n");
1484                 chip->n_bytes = 1;
1485                 chip->read = READING_U8;
1486                 chip->write = WRITING_U8;
1487         } else if (bits <= 16) {
1488                 dev_dbg(&spi->dev, "9 <= n <= 16 bits per word\n");
1489                 chip->n_bytes = 2;
1490                 chip->read = READING_U16;
1491                 chip->write = WRITING_U16;
1492         } else {
1493                 if (pl022->vendor->max_bpw >= 32) {
1494                         dev_dbg(&spi->dev, "17 <= n <= 32 bits per word\n");
1495                         chip->n_bytes = 4;
1496                         chip->read = READING_U32;
1497                         chip->write = WRITING_U32;
1498                 } else {
1499                         dev_err(&spi->dev,
1500                                 "illegal data size for this controller!\n");
1501                         dev_err(&spi->dev,
1502                                 "a standard pl022 can only handle "
1503                                 "1 <= n <= 16 bit words\n");
1504                         status = -ENOTSUPP;
1505                         goto err_config_params;
1506                 }
1507         }
1508
1509         /* Now Initialize all register settings required for this chip */
1510         chip->cr0 = 0;
1511         chip->cr1 = 0;
1512         chip->dmacr = 0;
1513         chip->cpsr = 0;
1514         if ((chip_info->com_mode == DMA_TRANSFER)
1515             && ((pl022->master_info)->enable_dma)) {
1516                 chip->enable_dma = 1;
1517                 dev_dbg(&spi->dev, "DMA mode set in controller state\n");
1518                 status = process_dma_info(chip_info, chip);
1519                 if (status < 0)
1520                         goto err_config_params;
1521                 SSP_WRITE_BITS(chip->dmacr, SSP_DMA_ENABLED,
1522                                SSP_DMACR_MASK_RXDMAE, 0);
1523                 SSP_WRITE_BITS(chip->dmacr, SSP_DMA_ENABLED,
1524                                SSP_DMACR_MASK_TXDMAE, 1);
1525         } else {
1526                 chip->enable_dma = 0;
1527                 dev_dbg(&spi->dev, "DMA mode NOT set in controller state\n");
1528                 SSP_WRITE_BITS(chip->dmacr, SSP_DMA_DISABLED,
1529                                SSP_DMACR_MASK_RXDMAE, 0);
1530                 SSP_WRITE_BITS(chip->dmacr, SSP_DMA_DISABLED,
1531                                SSP_DMACR_MASK_TXDMAE, 1);
1532         }
1533
1534         chip->cpsr = chip_info->clk_freq.cpsdvsr;
1535
1536         SSP_WRITE_BITS(chip->cr0, bits - 1, SSP_CR0_MASK_DSS, 0);
1537         SSP_WRITE_BITS(chip->cr0, chip_info->duplex, SSP_CR0_MASK_HALFDUP, 5);
1538         if (spi->mode & SPI_CPOL)
1539                 tmp = SSP_CLK_POL_IDLE_HIGH;
1540         else
1541                 tmp = SSP_CLK_POL_IDLE_LOW;
1542         SSP_WRITE_BITS(chip->cr0, tmp, SSP_CR0_MASK_SPO, 6);
1543         if (spi->mode & SPI_CPHA)
1544                 tmp = SSP_CLK_SECOND_EDGE;
1545         else
1546                 tmp = SSP_CLK_FIRST_EDGE;
1547         SSP_WRITE_BITS(chip->cr0, tmp, SSP_CR0_MASK_SPH, 7);
1548         SSP_WRITE_BITS(chip->cr0, chip_info->clk_freq.scr, SSP_CR0_MASK_SCR, 8);
1549         SSP_WRITE_BITS(chip->cr0, chip_info->ctrl_len, SSP_CR0_MASK_CSS, 16);
1550         SSP_WRITE_BITS(chip->cr0, chip_info->iface, SSP_CR0_MASK_FRF, 21);
1551         if (spi->mode & SPI_LOOP)
1552                 tmp = LOOPBACK_ENABLED;
1553         else
1554                 tmp = LOOPBACK_DISABLED;
1555         SSP_WRITE_BITS(chip->cr1, tmp, SSP_CR1_MASK_LBM, 0);
1556         SSP_WRITE_BITS(chip->cr1, SSP_DISABLED, SSP_CR1_MASK_SSE, 1);
1557         SSP_WRITE_BITS(chip->cr1, chip_info->hierarchy, SSP_CR1_MASK_MS, 2);
1558         SSP_WRITE_BITS(chip->cr1, chip_info->slave_tx_disable, SSP_CR1_MASK_SOD, 3);
1559         SSP_WRITE_BITS(chip->cr1, chip_info->wait_state, SSP_CR1_MASK_MWAIT, 6);
1560         SSP_WRITE_BITS(chip->cr1, chip_info->rx_lev_trig, SSP_CR1_MASK_RXIFLSEL, 7);
1561         SSP_WRITE_BITS(chip->cr1, chip_info->tx_lev_trig, SSP_CR1_MASK_TXIFLSEL, 10);
1562
1563         /* Save controller_state */
1564         spi_set_ctldata(spi, chip);
1565         return status;
1566  err_config_params:
1567         spi_set_ctldata(spi, NULL);
1568  err_first_setup:
1569         kfree(chip);
1570         return status;
1571 }
1572
1573 /**
1574  * pl022_cleanup - cleanup function registered to SPI master framework
1575  * @spi: spi device which is requesting cleanup
1576  *
1577  * This function is registered to the SPI framework for this SPI master
1578  * controller. It will free the runtime state of chip.
1579  */
1580 static void pl022_cleanup(struct spi_device *spi)
1581 {
1582         struct chip_data *chip = spi_get_ctldata(spi);
1583
1584         spi_set_ctldata(spi, NULL);
1585         kfree(chip);
1586 }
1587
1588
1589 static int __init
1590 pl022_probe(struct amba_device *adev, struct amba_id *id)
1591 {
1592         struct device *dev = &adev->dev;
1593         struct pl022_ssp_controller *platform_info = adev->dev.platform_data;
1594         struct spi_master *master;
1595         struct pl022 *pl022 = NULL;     /*Data for this driver */
1596         int status = 0;
1597
1598         dev_info(&adev->dev,
1599                  "ARM PL022 driver, device ID: 0x%08x\n", adev->periphid);
1600         if (platform_info == NULL) {
1601                 dev_err(&adev->dev, "probe - no platform data supplied\n");
1602                 status = -ENODEV;
1603                 goto err_no_pdata;
1604         }
1605
1606         /* Allocate master with space for data */
1607         master = spi_alloc_master(dev, sizeof(struct pl022));
1608         if (master == NULL) {
1609                 dev_err(&adev->dev, "probe - cannot alloc SPI master\n");
1610                 status = -ENOMEM;
1611                 goto err_no_master;
1612         }
1613
1614         pl022 = spi_master_get_devdata(master);
1615         pl022->master = master;
1616         pl022->master_info = platform_info;
1617         pl022->adev = adev;
1618         pl022->vendor = id->data;
1619
1620         /*
1621          * Bus Number Which has been Assigned to this SSP controller
1622          * on this board
1623          */
1624         master->bus_num = platform_info->bus_id;
1625         master->num_chipselect = platform_info->num_chipselect;
1626         master->cleanup = pl022_cleanup;
1627         master->setup = pl022_setup;
1628         master->transfer = pl022_transfer;
1629
1630         /*
1631          * Supports mode 0-3, loopback, and active low CS. Transfers are
1632          * always MS bit first on the original pl022.
1633          */
1634         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH | SPI_LOOP;
1635
1636         dev_dbg(&adev->dev, "BUSNO: %d\n", master->bus_num);
1637
1638         status = amba_request_regions(adev, NULL);
1639         if (status)
1640                 goto err_no_ioregion;
1641
1642         pl022->virtbase = ioremap(adev->res.start, resource_size(&adev->res));
1643         if (pl022->virtbase == NULL) {
1644                 status = -ENOMEM;
1645                 goto err_no_ioremap;
1646         }
1647         printk(KERN_INFO "pl022: mapped registers from 0x%08x to %p\n",
1648                adev->res.start, pl022->virtbase);
1649
1650         pl022->clk = clk_get(&adev->dev, NULL);
1651         if (IS_ERR(pl022->clk)) {
1652                 status = PTR_ERR(pl022->clk);
1653                 dev_err(&adev->dev, "could not retrieve SSP/SPI bus clock\n");
1654                 goto err_no_clk;
1655         }
1656
1657         /* Disable SSP */
1658         clk_enable(pl022->clk);
1659         writew((readw(SSP_CR1(pl022->virtbase)) & (~SSP_CR1_MASK_SSE)),
1660                SSP_CR1(pl022->virtbase));
1661         load_ssp_default_config(pl022);
1662         clk_disable(pl022->clk);
1663
1664         status = request_irq(adev->irq[0], pl022_interrupt_handler, 0, "pl022",
1665                              pl022);
1666         if (status < 0) {
1667                 dev_err(&adev->dev, "probe - cannot get IRQ (%d)\n", status);
1668                 goto err_no_irq;
1669         }
1670         /* Initialize and start queue */
1671         status = init_queue(pl022);
1672         if (status != 0) {
1673                 dev_err(&adev->dev, "probe - problem initializing queue\n");
1674                 goto err_init_queue;
1675         }
1676         status = start_queue(pl022);
1677         if (status != 0) {
1678                 dev_err(&adev->dev, "probe - problem starting queue\n");
1679                 goto err_start_queue;
1680         }
1681         /* Register with the SPI framework */
1682         amba_set_drvdata(adev, pl022);
1683         status = spi_register_master(master);
1684         if (status != 0) {
1685                 dev_err(&adev->dev,
1686                         "probe - problem registering spi master\n");
1687                 goto err_spi_register;
1688         }
1689         dev_dbg(dev, "probe succeded\n");
1690         return 0;
1691
1692  err_spi_register:
1693  err_start_queue:
1694  err_init_queue:
1695         destroy_queue(pl022);
1696         free_irq(adev->irq[0], pl022);
1697  err_no_irq:
1698         clk_put(pl022->clk);
1699  err_no_clk:
1700         iounmap(pl022->virtbase);
1701  err_no_ioremap:
1702         amba_release_regions(adev);
1703  err_no_ioregion:
1704         spi_master_put(master);
1705  err_no_master:
1706  err_no_pdata:
1707         return status;
1708 }
1709
1710 static int __exit
1711 pl022_remove(struct amba_device *adev)
1712 {
1713         struct pl022 *pl022 = amba_get_drvdata(adev);
1714         int status = 0;
1715         if (!pl022)
1716                 return 0;
1717
1718         /* Remove the queue */
1719         status = destroy_queue(pl022);
1720         if (status != 0) {
1721                 dev_err(&adev->dev,
1722                         "queue remove failed (%d)\n", status);
1723                 return status;
1724         }
1725         load_ssp_default_config(pl022);
1726         free_irq(adev->irq[0], pl022);
1727         clk_disable(pl022->clk);
1728         clk_put(pl022->clk);
1729         iounmap(pl022->virtbase);
1730         amba_release_regions(adev);
1731         tasklet_disable(&pl022->pump_transfers);
1732         spi_unregister_master(pl022->master);
1733         spi_master_put(pl022->master);
1734         amba_set_drvdata(adev, NULL);
1735         dev_dbg(&adev->dev, "remove succeded\n");
1736         return 0;
1737 }
1738
1739 #ifdef CONFIG_PM
1740 static int pl022_suspend(struct amba_device *adev, pm_message_t state)
1741 {
1742         struct pl022 *pl022 = amba_get_drvdata(adev);
1743         int status = 0;
1744
1745         status = stop_queue(pl022);
1746         if (status) {
1747                 dev_warn(&adev->dev, "suspend cannot stop queue\n");
1748                 return status;
1749         }
1750
1751         clk_enable(pl022->clk);
1752         load_ssp_default_config(pl022);
1753         clk_disable(pl022->clk);
1754         dev_dbg(&adev->dev, "suspended\n");
1755         return 0;
1756 }
1757
1758 static int pl022_resume(struct amba_device *adev)
1759 {
1760         struct pl022 *pl022 = amba_get_drvdata(adev);
1761         int status = 0;
1762
1763         /* Start the queue running */
1764         status = start_queue(pl022);
1765         if (status)
1766                 dev_err(&adev->dev, "problem starting queue (%d)\n", status);
1767         else
1768                 dev_dbg(&adev->dev, "resumed\n");
1769
1770         return status;
1771 }
1772 #else
1773 #define pl022_suspend NULL
1774 #define pl022_resume NULL
1775 #endif  /* CONFIG_PM */
1776
1777 static struct vendor_data vendor_arm = {
1778         .fifodepth = 8,
1779         .max_bpw = 16,
1780         .unidir = false,
1781 };
1782
1783
1784 static struct vendor_data vendor_st = {
1785         .fifodepth = 32,
1786         .max_bpw = 32,
1787         .unidir = false,
1788 };
1789
1790 static struct amba_id pl022_ids[] = {
1791         {
1792                 /*
1793                  * ARM PL022 variant, this has a 16bit wide
1794                  * and 8 locations deep TX/RX FIFO
1795                  */
1796                 .id     = 0x00041022,
1797                 .mask   = 0x000fffff,
1798                 .data   = &vendor_arm,
1799         },
1800         {
1801                 /*
1802                  * ST Micro derivative, this has 32bit wide
1803                  * and 32 locations deep TX/RX FIFO
1804                  */
1805                 .id     = 0x01080022,
1806                 .mask   = 0xffffffff,
1807                 .data   = &vendor_st,
1808         },
1809         { 0, 0 },
1810 };
1811
1812 static struct amba_driver pl022_driver = {
1813         .drv = {
1814                 .name   = "ssp-pl022",
1815         },
1816         .id_table       = pl022_ids,
1817         .probe          = pl022_probe,
1818         .remove         = __exit_p(pl022_remove),
1819         .suspend        = pl022_suspend,
1820         .resume         = pl022_resume,
1821 };
1822
1823
1824 static int __init pl022_init(void)
1825 {
1826         return amba_driver_register(&pl022_driver);
1827 }
1828
1829 module_init(pl022_init);
1830
1831 static void __exit pl022_exit(void)
1832 {
1833         amba_driver_unregister(&pl022_driver);
1834 }
1835
1836 module_exit(pl022_exit);
1837
1838 MODULE_AUTHOR("Linus Walleij <linus.walleij@stericsson.com>");
1839 MODULE_DESCRIPTION("PL022 SSP Controller Driver");
1840 MODULE_LICENSE("GPL");